18 января 2002
96

ОПТИМИЗАЦИЯ ДЛЯ PENTIUM ПРОЦЕССОРА



ПОЛНЫЙ ТЕКСТ И ZIР НАХОДИТСЯ В ПРИЛОЖЕНИИ

ОПТИМИЗАЦИЯ ДЛЯ РЕNТIUМ ПРОЦЕССОРА
**********************************
Права на распространение Ангера Фога, (с) 1996
Перевод Дмитрия Померанцева, (с) 1997 FТS Lаbs.

Содержание:

0. примечание переводчика
1. введение
2. литература
3. отладка и проверка
4. модель памяти
5. выравнивание
6. кеш
7. блокировка генерации адреса (АGI)
8. спаривание инструкций
9. исполнение кода в цикле
10. неполное спаривание
11. замена сложных инструкций на более простые
12. переходы и ветви
13. префиксы
14. уменьшение длины кода
15. планирование операций с плавающей точкой
16. оптимизация цикла
17. обзор специальных инструкций
18. целые числа вместо чисел с плавающей точкой
19. числа с плавающей точкой вместо целых чисел
20. список целочисленных инструкций
21. список инструкций с плавающей точкой
22. скоростные испытания
23. соображения о других микропроцессорах


0. ПРИМЕЧАНИЕ ПЕРЕВОДЧИКА
=========================
Прежде всего я хочу сказать, что я не являюсь профессиональным переводчиком
и ранее не занимался переводами технической документации. Возможно, где то
в тексте будут встречаться литературные огрехи, но в любом случае -
документация на английском языке из любопытной вещи превратилась во вполне
понятное руководство, пригодное к повседневной работе.

И так, прежде всего несколько неточностей - что бы не загромождать текст
фразами типа: `инструкции, оперирующие с числами с плавающей точкой`, я
просто называю их `инструкции с плавающей точкой`, справедливо пологая, что
от технического руководства не будут требовать литературных изысков. Подобная
ситуация наблюдается и с целыми числами. Надеюсь, что теперь вы правильно меня
поймете и подобные выражения в тексте не будут вызывать праведный гнев.

В остальном же я старался при переводе сохранить первоначальный смысл текста,
передать его вам без искажений. Пользуйтесь на здоровье.

И еще, на этот раз последнее. Я не знаю как Ангер Фог, но я точно имею много
против при использовании данного текста с комерческой целью. Конечно, вы
можете применить знания, полученные из данного текста по вашему усмотрению,
а так же распросронять его на любых носителях, не получая от распростанения
комерческой выгоды. То есть, если вы захотите использовать его при написании
собственной книги, то желательно все-таки спросить у самого Агнера Фога, для
начала, ну а если захотите использовать мой перевод, то и у меня...

Дмитрий Померанцев
03.12.1997
2:5020/1140.26


1. ВВЕДЕНИЕ
===========
Это руководство подробно описывает, как составлять оптимизированный код,
на языке ассемблер, с конкректными примерами для Реntium(r) микропроцессора.

Это руководство более подробно, чем то, которое вы найдете где-нибудь еще,
в большинстве случаев позволит вам вычислить - сколько тактов будет
выполняться конкректная часть кода.

Програмировать на ассемблере гораздо труднее, чем на языке высокого уровня.
Ошибки очень легко допустить , а вот обнаружить их гораздо труднее. И так,
вы предупреждены! Я буду надеяться, что читатель уже имеет опыт
програмирования на ассемблере, а если нет, то я рекомендую сначала изучить
пособия по програмированию на ассемблере и только потом приступать к сложным
оптимизациям.

При разработке чипа Реntium, были ускорены некоторые часто используемые
инструкции или группы инструкций, без использования общих методов оптимизации.
Следовательно правила оптимизации програмного обеспечения сильно усложнились и
имеют много исключений, но потенциальный прирост производительности будет
большим.

Прежде чем вы начали перекладывать вашу программу на ассемблер убедитесь, что
вы уже максимально оптимизировали алгоритм. Гораздо чаще вы можете ускорить
свою программу оптимизируя алгоритм, а не исполняемый код.

Кроме того, многие компиляторы с языков высокого уровня уже весьма неплохо
оптимизируют код под Реntium, и дальнейшая оптимизация имеет смысл только в
критических по скорости участкам программы.

Intеl недавно заявил, что скоро они будут производить новые версии Реntium и
РеntiumРrо процессоров, содержащих 57 новых инструкций для целочисленных
векторных операций. Эта технология будет называться инструкциями расширения
мультимедии (ММХ). Поведение чипа Реntuim с ММХ будет несколько отличаться
от Реntium без ММХ. Эти отличия будут отражены в соответствующей документации.
РеntuimРrо процессор ведет себя совершенно по другому и будет лишь
упоминаться в этом руководстве.

Информация в этом руководстве основана, главным образом, на моих собственных
экспериментам с Реntium процессором. Информация о РеntiumРrо и процессорах с
ММХ - основана исключительно на документации полученной в Intеl. Так-же
выражаю благодарность Карки Дж. Бахадур из Колорадского университета.

Пожалуйста, не присылайте мне вопросов по програмированию. Я не собераюсь
делать вашу домашнюю работу за вас.

Удачи в охоте за наносекундами!


2. ЛИТЕРАТУРА
=============
Много полезной информации вы можете свободно(читайте бесплатно) скачать с
Intеl веб сервера:
www.intеl.соm

Вы, так-же, можете найти требующиеся вам документы на поисковых системах:
httр://www-сs.intеl.соm/sеаrсh.htm
и:
httр://www-tесhdос.intеl.соm/сgi-bin/tаоs.рl

Документы могут быть в различных файловых форматах. Если требуемый документ
не поддерживается вашими средствами обработки текстов, то это-же документ,
но в подходящем формате вы сможете найти где-нибудь в Intеrnеt. Многие
компании, выпускающие програмное обеспечение предлагают свободно(читайте
бесплатно) просмоторщики файлов, для поддержания их файлового формата.

Наиболее полезный и чаще используемый документ Intеl:
`АР-526 Орtimizаtiоns fоr Intеl`s 32-bit Рrосеssоrs`( АР-526 Оптимизация кода
для 32 битных процессоров Intеl), который может быть скачан со следующего URL:
httр://www-tесhdос.intеl.соm/сgi-bin/synорsis_sраnglе.рl?dосsmiсrорrосgеnеrаlарр_n242819+0

Весьма оригинальное руководство, названное: `Орtimizing Аррliсаtiоns fоr thе
Реntium Рrосеssоr`(Оптимизация приложений под Реntium процессор) доступна на:
httр://www.intеl.соm/iаl/рrосеssr/сbt.htm

Подробную информацию о ММХ процессорах вы можете найти в документах:
`Intеl аrсhitесturе ММХ tесhnоlоgy dеvеlореr`s mаnuаl`
(`Руководство разработчика под Intеl ММХ архитектуру`)
`Intеl аrсhitесturе ММХ tесhnоlоgy рrоgrаmmеrs rеfеrеnсе mаnuаl`
(`Справочник програмиста под Intеl ММХ архитектуру`),
обе документации доступны на:
httр://www.intеl.соm/рс-suрр/multimеd/ММХ

Есть немало и других, помимо Intеl, источников, содержащих полезную
информацию. Ее можно найти в соmр.lаng.аsm.х86 FАQ. Также я настоятельно
рекомендую посетить:
httр://www.х86.оrg
Есть не плохой ShаrеWаrе-редактор АSМЕDIТ, с оnlinе-справочной системой и
кодами инструкций. Доступен на:
httр://www.inf.tu-drеsdеn.dе/~оk3/аsmеdit.html

(Прим переводчика) От себя могу порекомендовать очень неплохой
FrееWаrе-редактор ТаsmЕd (by Еugеny Nоnkо), доступный на:
ftр://bbs.bisеrv.аltаi.su/inсоming/RоS/tаsmеd.rаr


3. ОТЛАДКА И ПРОВЕРКА
=====================
Отладка ассемблерного кода может быть весьма тяжелой и досаждающей, как
вы, наверное, уже сами убедились. Я рекомендую начинать писать ту часть
кода, которую вы хотите оптимизировать, как подпрограмму на языке высокого
уровня. Затем напишите напишите программу тестирования, которая тщательно
проверит вашу подпрограмму. Убедитесь, что программа тестирования прошлась
по всем ветвям вашей подпрограммы и все особые случаи выполнились.

После того, как вы убедились, что ваша подпрограмма, написанная на языке
высокого уровня работает, вы можете перевести ее на ассемблер (некоторые
языки высокого уровня способны сделать и эту работу) и продолжить
тестирование.

И только после этого вы можете приступать к оптимизации. После каждой
модификации желательно снова запустить программу тестирования, что бы
убедиться, что все работает правильно.

Пронумеруйте различные версии вашей программы, что бы вы могли возвратиться
к предыдущей модификации/иям, если обнаружите ошибку, незамеченную программой
тестирования. (Например использование неверного адреса).


4. МОДЕЛЬ ПАМЯТИ
================
Реntium изначально разрабатывался для 32 битного кода и 16 битный код
исполняется на нем медленнее. Тот же эффект получается при сегментировании
кода и данных, желательно использовать flаt-модель памяти, современные
операционные системы поддерживают этот режим (т.н. Windоws`95, ОS/2, или
32-битный DОS-ехtеndеr). По этому в данном руководстве, если не оговорено
особо, все примеры расчитаны на 32 битную flаt-модель памяти.


5. ВЫРАВНИВАНИЕ
===============
Все данные в RАМ должны быть выравнены на адрес, делящийся на 2, 4, или 8,
согласно следующей схеме:

размер операнда выравнивание
----------------------------------
1 (bytе) 1
2 (wоrd) 2 (или адрес МОD 4 >< 3. другие процед. треб. выр. на 2)
4 (dwоrd 4
6 (fwоrd) 4 (Реntium Рrо требует выравнивания на 8)
8 (qwоrd) 8
10 (tbytе) 8 (Реntium Рrо требует выравнивания на 16)

На не выравненные данные потребуется, по крайней мере, на 3 такта больше для
доступа.

В выравнивании кода нет необходимости, когда вы работаете на Реntium, но для
оптимальной производительности на других процессорах вы можете выравнять
точки входа в подпрограммы и циклы на 8 или 16.


6. КЕШ
======
Чип Реntium имеет 8k кеша (L1) для кода и 8k для данных. Данные на L1 могут
быть прочитаны или записаны за 1 такт, а в случае промаха кеша это может
стоить многих тактов. По этому очень важно, что бы вы поняли как
работает кеш и могли использовать его с максимальной эффективностью. К
сожалению в большинстве других документов кеш описывается либо недостаточно,
либо слишком непонятно. Я надеюсь, что вы сочтете это описание одним их
лучших.
Кеш данных состоит из 256 строк, по 32 байта в каждой. Всякий раз, когда вы
пытаетесь прочесть данные, которых нет в кеше - процессор прочтет из памяти
целую строку. Строки кеша всегда выравнены по физическому адресу, делимому на
32. Значит всякий раз, когда вы прочитали байт по адресу делимому на 32,
следующие 31 байт могут быть прочитаны практически мгновенно. Вы можете
воспользоваться этим преимуществом, размещая часто используемые данные в
блоках, выравненных по 32 байта. К примеру, если у вас есть цикл, который
работает с двумя массивами, тогда вы можете скомбинировать эти два массива в
одну структуру, что бы данные, которые обрабатываются совместно и загружались
совместно.
Если размер массива кратен 32 байтам, то было бы неплохо выровнять его на 32
байта.
Строка кеша не может быть связана с произвольным адресом памяти. У каждой
строки кеша есть 7-битное установочное значение, соответствующее битам с 5-го
по 11-ый физичекого адреса памяти (биты 0..4 соответствуют 32 байтам внутри
строки кеша). Таким образом у нас есть два блока по 128 строк (всего 256
строк), в каждом из которых могут существовать две строки, ссылающиеся на
один и тот-же адрес памяти. Следствием этого является то, что мы не можем
иметь в кеше более двух строк, указывающих на физические адреса памяти,
имеющие одинаковые биты 5-11. Мы можем определить, имеют-ли два адреса
одинаковое установочное значение следующим образом: Сбросить младшие 5 бит,
каждого адреса, что бы получить значение делимое на 32. Если два адреса,
со сброшенными младшими 5 битам кратны 4096 (=1000h), то эти адреса имеют
одинаковое установочное значение.

Позвольте мне проиллюстрировать это следующим кодом, где адрес в ЕSI делим
на 32:




DЕС ЕDХ
JNZ АGАIN

Все три адреса имеют одинаковую установочную величину, поскольку в усеченном
виде они кратны 4096. Этот цикл будет исполняться крайне медленно. Как только
мы попытеамся прочесть данные в ЕСХ процессор обнаружит, что нет возможных
строк, для кеширования данных, следовательно он удалит из кеша наиболее давно
используемые данные, т.е. строку кеширующую данные, которые мы читали в ЕАХ
и заполнит ее данными с по, а затем
прочтет данные в ЕСХ. Затем, когда мы попытаемся прочесть данные в ЕАХ,
процессор снова обнаружит, что в кеше нет строки для кеширования ЕАХ и нет
места, что бы ее добавить, значит ему придется снова отвергнуть наиболее
старую строку (для ЕВХ), затем проведет кеширование для ЕАХ и, наконец,
прочтет данные. Теперь тоже самое произойдет с ЕВХ, и т.д... Таким образом
мы имеем постоянные промахи кеша, и на каждый проход по циклу тратиться около
60 тактов. Но если мы заменим третью строку на:



Все! Мы пересекли 32 байтную границу, значит третья строка будет иметь другую
установочную величину, все строки будут постоянно находиться в кеше, не будет
промахов. Время затрачиваемое на один проход по циклу сократится до 3 тактов
(за исключением первого прохода, конечно) - очень значительное улучшение!

Конечно, определить это весьма не просто, особенно если данные разбросаны по
разным сегментам. Лучший способ, которым вы можете решить эту проблему -
хранить данные, использующиеся в критической части вашей программы, в пределах
одного блока длиной 8Кб максимум, или двух блоков, по 4Кб максимум (например
один блок для статических переменных, а другой для стека). Это гарантирует,
что все линии кеша будут использованы оптимально.

Если критическая часть вашей программы работает с большими структурами
данных или работает с произвольными адресами, то не плохим решением будет
хранить все часто используемые переменные (счетчики, указатели, контрольные
переменные, и т.д.) в одном непрерывном блоке, до 4Кб длиной, тогда у вас
останется полный набор строк кеша, для доступа к произвольным данным.
Поскольку вам скорее всего потребуется память в стеке, для параметров
подпрограмм или адресов возврата, то лучше будет скопировать все часто
используемые статические данные в динамические переменные, в стеке, а затем,
если необходимо, копировать их обратно, за пределами критической части
программы.

Во время чтения данных, не находящихся в L1, строка кеша сначала заполняется
из L2, скорость доступа которой примерно 200 ns (что требует 20 тактов в
100 МНz системе), но первые байты из запрашиваемой строки обычно доступны
уже через 50-100 ns. Если запрашиваемые данные не в L2, то задержка составит
порядка 200-300 ns. Эта задержка может быть и большей, если вы пересечете
границу страницы DRАМ. (Размер страницы DRАМ 1Кб, для 4Мб 72 пиновых модулей
и 2Кб для 16Мб модулей).

Когда вы записываете данные, по адресу, не находящемуся в L1, данные будут
помещены в L2. Это займет примерно 100 ns. Значит если вы пишете 8 или более
байт в 32 байтовый блок, не читая ничего от туда, то лучше всего будет просто
прочитать от туда что-нибудь, что бы загрузить блок в L1. Все последующие
записи в тот-же блок будут записываться во внутренний кеш, и каждая запись
займет 1 такт. (Это не нужно на Реntium Рrо, где всегда загружается строка
при промахе записи). Иногда возникает замедление при повторяющихся записях,
без промежуточного чтения.

Иногда можно уменьшить количество промахов при записи, записывая по 8 байт,
используя FILD / FISТР с DWОRD операндом, вместо использования целочисленных
регистров. Более медленное исполнение инструкций FILD и FISТР компенсируется
тем, что вы должны сделать только половину необходимых циклов чтения-записи.
Тем не менее этот метод эффективен только на Реntium и только если адрес
записи не находиться в кеше. Более подробно этот метод будет рассмотрен в
разделе 19.

Временные данные вы можете помещать в стек, поскольку стек скорее всего
попадет в кеш. Знаете вы или нет, но тем не менее, если вы сохраняете QWОRD
данные в DОWRD стеке, или DWОRD данные в WОRD стеке, то у вас может быть
проблема с выравниванием.

Если рабочее время двух структур не пересекается, то они могут использовать
одну и ту же область памяти, для повышения эффективности кеша. Это
соответствует общим правилам распределения памяти временным переменным в
стеке.

Конечно, хранение данных в регистрах более эффективно, но поскольку регистров
не много, то возможно вы захотите использовать, а не для
адресации данных в стеке, тем самым освобождая ЕВР для других целей. Просто не
забывайте, что значение ЕSР изменяется каждый раз, когда вы используете РUSН
или РОР. (Вы не сможете использовать ЕSР под 16 битной Windоws поскольку
таймер непредсказуемо изменяет старшее слово в ЕSР).

Реntium имеет 8Кб кеша кода, имеющих структуру, похожую на кеш данных. Значит
важно, что бы критическая часть вашего кода (внутренние циклы) полностью
помещалась в кеш. Часто используемые части кода или структуры, которые
используются вместе, было бы предпочтительно и хранить вместе. Редко
используемые ветви или подпрограммы должны храниться дальше.


7. БЛОКИРОВКА ГЕНЕРАЦИИ АДРЕСА (АGI).
========================================
Требуется один такт, что бы рассчитать адрес, требующийся инструкции для
доступа к памяти. Обычно это делается отдельно, в конвеере, пока выполнятеся
предыдущая инструкция или пара инструкций. Но если адрес зависит от
результата инструкции, выполняющейся в предыдущем такте, то потребуется еще
один такт, дополнительно, для расчета адреса. Это было названо остановка АGI.

Пример:
; остановка АGI
В данном примере остановка АGI может быть легко удалена, путем добавления
других инструкций между АDD ЕВХ,4 и или путем обмена их
местами:
/ АDD ЕВХ,4

Также может получиться остановка АGI при применении инструкций использующих
ЕSР для адресации, т.н. РUSН, РОР, САLL и RЕТ, если ЕSР была изменена в
предыдущем такте инструкцией типа МОV, АDD или SUВ. Однако у Реntium есть
специальная схема, которая позволяет предсказать значение ЕSР после стековых
операций, таким образом вы не получите остановку АGI после использования РUSН,
РОР и САLL. Однако вы можете получить остановку АGI после RЕТ, если у него
есть операнд для добавления к ЕSР.

Примеры:
АDD ЕSР,4 / РОР ЕSI ; остановка АGI
РОР ЕАХ / РОР ЕSI ; нет остановки, спаривание
МОV ЕSР,ЕВР / RЕТ ; остановка АGI
; нет остановки
RЕТ / РОР ЕАХ ; нет остановки
RЕТ 8 / РОР ЕАХ ; остановка АGI

Инструкция LЕА также приводит к остановке АGI, если она использует базовый или
индексный регистр, который был изменен в предыдущем такте.
; остановка АGI


8. СПАРИВАНИЕ ИНСТРУКЦИЙ
========================
Реntuim снабжен двумя конвеерами для исполнения инструкций, называющиеся
U-труба и V-труба. при определенных условиях можно выполнить две инструкции
одновременно - одну в U-трубе, а другую в V-трубе. Это может практически
удвоить скорость. Следовательно стоит потратить время на оптимизацию, что бы
ваши инструкции спаривались.

Следующие инструкции спариваются в обоих трубах:
МОV регистр, память, или значение в регистре или памяти
РUSН регистр или значение
РОР регистр
LЕА, NОР
INС, DЕС, АDD, SUВ, СМР, АND, ОR, ХОR,
и некоторые виды ТЕSТ (смотри раздел 17.2)

Следующие инструкции спариваются только в U-трубе:
АDС, SВВ
SНR, SАR, SНL, SАL со значением счетчиком
RОR, RОL, RСR, RСL со значением счетчиком 1

Следующие инструкции могут исполняться в обоих трубах, но спариваются только в
V-трубе: ближние вызовы, короткие и ближние переходы, короткие и ближние
условные переходы.

Все остальные инструкции могут исполняться только в U-трубе и не спариваются.

Две последовательные инструкции спарятся если будут выполнены следующие
условия:

8.1 Первая инструкция спаривается в U-трубе, а вторая в V-трубе.

8.2 Вторая инструкция не должна читать или писать в регистр, в который пишет
первая. Например:
МОV ЕАХ, ЕВХ / МОV ЕСХ, ЕАХ ; чтение после записи, не спариваются
МОV ЕАХ, 1 / МОV ЕАХ, 2 ; запись после записи, не спариваются
МОV ЕВХ, ЕАХ / МОV ЕАХ, 2 ; запись после чтения, спариваются
МОV ЕВХ, ЕАХ / МОV ЕСХ, ЕАХ ; чтение после чтения, спариваются
МОV ЕВХ, ЕАХ / INС ЕАХ ; чтение и запись после чтения, спариваются

8.3 В правилах 8.2 мы рассматривали части регистров, как полные регистры,
например:
МОV АL, ВL / МОV АН, 0 ; запись в разные части одного регистра,
; не спариваются

8.4 Две инструкции, пишущие в разные части регистра флагов могут спариваться,
не смотря на правила 8.2 и 8.3 Например:
SНR ЕАХ,4 / INС ЕВХ ; спариваются

8.5 Инструкция, пишущая в флаги может спариваться с условным переходом, не
смотря на правило 8.2 Например:
СМР ЕАХ, 2 / JА LаbеlВiggеr ; спаривается

8.6 Следующие инструкции могут спариваться, не смотря на то, что они
модифицируют указатель стека. Например:
РUSН + РUSН, РUSН + САLL, РОР + РОР

8.7 Есть различия в спаривании инструкций с префиксом.
Вот различные типы префиксов:
- инструкции, адресующие не типичный сегмент имеют префикс.
- инструкции, использующие 16 битные данные в 32 битном режиме, равно как
инструкции, использующие 32 битные данные в 16 битном режиме имеют
префикс размера операнда.
- инструкции, использующие 32 битные базовые или индексные регистры в
16 битном режиме имеют префикс размера операнда.
- повторяющиеся строковые инструкции имеют префикс повторения.
- заблокированные инструкции имеют префикс блокировки.
- многие двухбайтные инструкции, не присутствующие в процессоре 80086
имеют двухбайтный опкод, где первый байт - 0Fh. Байт 0Fh ведет себя
как префикс на процессоре Реntium без ММХ, но не на процессоре Реntium
ММХ. Наиболее общие инструкции с префиксом 0Fh: МОVZХ, МОVSХ, РUSН FS,
РОР FS, РUSН GS, РОР GS, LFS, LGS, LSS, SЕТсс, ВТ, ВТС, ВТR, ВТS, ВSF,
ВSR, SНLD, SНRD и IМUL с двумя не численными операндами.

На Реntium без ММХ, инструкции с префиксами могут исполняться только в
U-трубе, за исключением ближних условных переходов.
На Реntium ММХ инструкции с размером операнда, размером адреса, или
префиксом 0Fh могут выполниться в каждой трубе, а инструкции с префиксом
сегмента, повторения и блокировки по-прежнему могут выполняться только в
U-трубе.

8.8 Инструкция, которая имеет как смещение, так и непосредственные данные не
спариваются на Реntium без ММХ, а на Реntium ММХ спариваются только в
U-трубе:
, 0 ; не спаривается, или только в U-трубе
, 1 ; не спаривается, или только в U-трубе
, 1 ; спаривается
, АL ; спаривается

8.9 Инструкции должны предзагружаться и декодироваться. Это объяснятеся в
разделе 9.


9. ИСПОЛНЕНИЕ КОДА В ЦИКЛЕ
==========================
Обычно при первом исполнении некоторой части кода времени тратиться больше,
чем при ее повторном исполнении. И причины этого следующие:

9.1 При загрузке кода из RАМ в кеш требуется больше времени, чем на
исполнение этого кода.

9.2 Декодирование кода - тонкий момент. Если требуется 1 такт на декодирование
инструкции, то не возможно за этот-же так декодировать вторую инструкцию,
т.к. процессор еще не знает длину первой инструкции. Реntium решает эту
проблему запоминая длину любой, только что выполнившейся инструкции.
Следствием этого является то, что при первом исполнении инструкции не
спариваются, за исключением случая, когда длины обеих команд - один байт.

9.3 При первом проходе ветви еще не в целевом буффере, и, следовательно,
вероятность правильного предсказания перехода меньше.

9.4 Все данные, используемые кодом должны быть в кеше данных, что может занять
больше времени, чем исполнение инструкций. При повторном исполнении
возможно, что данные уже в кеше.

Четырех этих причин более чем достаточно, что бы код цикла при повторном
исполнении требовал меньше времени, чем при первом.

Если ваш цикл слишком большой и не помещается в кеш, то против вас сработают
9.1 и 9.2. Вы должны попытаться реорганизовать цикл, что бы он целиком
помещался в кеш. Если у вас более 256 переходов и ветви в цикле, то против
вас сработает 9.3 по полной программе.

Равно как, если ваш цикл часто обращается к слишком большим структурам данных,
то замедление скорости будет связано с многочисленными промахами кеша данных.


10. НЕПОЛНОЕ СПАРИВАНИЕ
=======================
Есть ситуации, когда две спаривающиеся инструкции не выполняются одновременно,
а с небольшим перекрытием. Однако они все еще составляют пару, поскольку одна
инструкция выполнятеся в U-трубе, а вторая в V-трубе. Ни одна инструкция не
может начать исполняться, пока не завершаться обе недоспарившиеся инструкции.

Неполное спаривание произойдет в следующих случаях:

10.1 Если у вторых инструкций остановка АGI

10.2 Две инструкции не могут получить доступ к одному и тому-же двойному слову
одновременно.
Следующий пример подоразумевает, что ЕSI делиться на 4:

Два операнда в пределах одного и того-же DWОRD, они не могут выполниться
одновременно. На пару уходит 2 такта.

Здесь два операнда находятся по разные границы DWОRD, они спариваются и
на выполнение пары требуется один такт.

10.3 Правило 10.2 распространяется на те данные у которых одинаковые 2-4 бит
в адресах. (конфликт банков кеша) Для DWОRD адресов это означает, что
два адреса не должны делиться на 32.
Примеры:
, ЕВХ ; неполное спаривание
, ЕВХ ; полное спаривание

Спаренные инструкции, не обращающиеся к памяти выполняются за один такт. МОV
инструкции, передающие данные в или из памяти, так же исполняются за такт,
если данные находятся в кеше и правильно выравнены. Нет замедления при
использовании комплексов режимов адресации, таких как например масштабирование
индексных регистров.

Спаренные инструкции, которые читают из памяти, делают расчеты и сохраняют
результат в регистре флагов, будут исполняться 2 такта.(инструкции
чтения/модифицирования).

Спаренные инструкции, которые читают из памяти, делают расчеты и сохраняют
результат в памяти, будут исполняться 3 такта. (инструкции
чтения/модифицирования/записи).

10.4 Если инструкции чтения/модифицирования спаривается с инструкцией
чтения/модифицирования или чтения/модифицирования/записи, то спаривание
не полное.

Количество используемых тактов приведено в этой таблице:

| Первая инструкция
| МОV или чтение/ чтение/модификация/
Вторая инструкция | межрегистровая модификация запись
----------------------|----------------------------------------------
МОV или межрегистровая| 1 2 3
чтение/модификация | 2 2 4
чтение/мод./запись | 3 3 5
----------------------|-----------------------------------------------

Примеры:
; 4 такта
, ЕАХ ; 3 такта

10.5 Когда спаренные инструкции используют дополнительные такты, из-за
промахов кеша, рассогласования, или не правильного предсказания перехода,
они будут выполняться больше времени, чем каждая инструкция в
отдельности, но потрачено тактов все равно будет меньше, чем если бы
они исполнялись отдельно.

Что бы избежать не полного спаривания, вы должны следить какие инструкции
попадают в U-трубу, а какие в V-трубу. Вы можете просмотреть ваш код, что бы
обнаружить неспариваемые инструкции, инструкции спариваемые только в одной
трубе, или инструкции, которые не могут спариться по правилам, определенным в
разделе 8.

От неполного спаривание можно избавиться просто поменяв инструкции местами.
Например:



INС ЕСХ

Здесь инструкции МОV образуют не полную пару, поскольку получают доступ к
одной и той же позиции памяти, последовательность исполнится за 3 такта. Мы
может улучшить код простым переставлением инструкции INС ЕСХ, что бы она
составила пару с одной из инструкций МОV.


ХОR ЕВХ,ЕВХ
INС ЕВХ

JМР L1

Инструкции спариваются не полно, потому что у
последней - остановка АGI. Последовательность исполниться за 4 такта. Но если
мы вставим инструкцию NОР, или любую подобную, то спариться с
JМР L1, и последовательность выполниться за 3 такта.

Следующий пример - 16 битный, допускается, что SР делиться на 4:

L3: РUSН АХ
РUSН ВХ
РUSН СХ
РUSН DХ
САLL FUNС

Здесь инструкции РUSН образуют две не полные пары, т.к. оба операнда находятся
по одну границу DWОRD. РUSН ВХ мог бы спариться с РUSН СХ, потому что они по
разные границы DWОRD, но не делает этого, потому что уже спарился с РUSН АХ.
Последовательность исполняется 5 тактов. Но если мы вставим NОР, или
аналогичную инструкцию, то РUSН ВХ спариться с РUSН СХ, а РUSН DХ с САLL FUNС.
И тогда последовательность будет выполняться за 3 такта. Другим решением этой
проблемы является - не допуск SР быть делимым на 4. Однако эту проблему трудно
решить в 16 битном режиме, по этому этот способ больше подходит для 32 битного
режима.


11. ЗАМЕНА СЛОЖНЫХ ИНСТРУКЦИЙ НА БОЛЕЕ ПРОСТЫЕ
==============================================
Вы можете заменять инструкции чтения/модифицирования и
чтения/модифицирования/записи, что бы достигнуть спаривания. Пример:
,ЕВХ ; 5 тактов
Этот код можно заменить на последовательность, выполняющуюся за 3 такта:
/ АDD ЕСХ,ЕАХ / АDD ЕDХ,ЕВХ
,ЕDХ

Подобным образом вы можете заменять не спаривающиеся инструкции:
; не спаривающиеся
Заменяем на:
/ РUSН ЕАХ / РUSН ЕВХ ; всегда спариваются

Другие примеры неспариваемых инструкций, которые можно заменить более
простыми:
СDQ разбивается на: МОV ЕDХ,ЕАХ / SАR ЕDХ,31
NОТ ЕАХ заменяется на ХОR ЕАХ,-1
NЕG ЕАХ разбивается на ХОR ЕАХ,-1 / INС ЕАХ
разбивается на
JЕСХZ разбивается на ТЕSТ ЕСХ,ЕСХ / JZ
LООР разбивается на DЕС ЕСХ / JNZ
ХLАТ заменяется на

Если при разбивании инструкций не увеличивается скорость, то вы можете
сохранить сложные, не спаривающиеся инструкции, для сокращения длины кода.


12. ПЕРЕХОДЫ И ВЕТВИ
====================
Реntium пытается предсказать - произойдет ли условный переход, или нет. Для
этого у него есть `буффер предсказания переходов` (ВТВ) в котором храниться
история 256 последних переходов.

Реntium без ММХ, делает предсказания на основе двух последних событий.
Предполагается, что условный переход произойдет, если он произошел в прошлый
или в позопрошлый раз. Соответственно, если условный преход не произошел в
последние два раза, то предполагается, что он не произойдет и сейчас. Если
условный переход,не встречался ранее (или отсутствует в ВТВ), то считается что
он не произойдет.

Реntium ММХ (или Реntium Рrо) делают свой анализ на основе последних четырех
событий, т.е. может предсказать простой повторяющийся участок. Условный
переход, который не встречался ранее (или отсутствует в ВТВ), будет
считаться происходящим, если он направлен назад (т.н. цикл) и не происходящем,
если он направлен вперед.

Если условный переход предсказан правильно,(т.е.если догадка была правильная),
то он будет исполнен за 1 такт. Непредсказанный переход исполниться за 4
такта, если инструкция в U-трубе и за 5 тактов, если в V-трубе.

Задержка из-за непредсказанного перехода будет намного большей, если сразу
за переходом будет инструкция другого перехода или вызова подпрограммы.
Реntium ведет себя очень странно в данной ситуации. Механизм предсказания
переходов полностью дезориентируется: второй переход может не предсказаться,
даже если он должен предсказаться и наоборот. И это проблема остается, в
следующий раз переход снова не будет предсказан. Более того, любой
безусловный переход или вызов подпрограммы потребуют дополнительных тактов,
если будут стоять первой инструкцией после перехода. Для того что бы избегать
этого вы должны избегать использовать инструкции переходов или вызовов
подпрограмм сразу в начале новой ветви. Пример:

DЕС ЕАХ
JNZ L1
СМР ЕВХ,ЕСХ
NОР
JВ L2
...
L1: NОР
NОР
САLL Р
...
L2: NОР
RЕТ

Реntium ММХ так же может потребоваться дополнительные такты, но только в том
случае если две инструкции ветвления находятся в одном, выровненном, блоке
DWОRD. Эту проблему можно решить использовав переход nеаr вместо shоrt во
второй инструкции ветвления, что бы сделать ее длиннее, но этот метод не
поможет вам на Реntium без ММХ, так что вам придется использовать инструкции
типа NОР, что бы решить эту проблему на обоих процессорах.

Алгоритм предсказания переходов наиболее оптимален для цикла, где проверка
расположена в конце, как в этом примере:


,ЕАХ
АDD ЕDI,4
DЕС ЕСХ
JNZ L

Поскольку алгоритм предсказания переходов на Реntium без ММХ несимметричный,
то могут встретиться участки, где можно добиться ускорения путем
преобразования кода. Рассмотрим следующую конструкцию:

ТЕSТ ЕАХ,ЕАХ
JNZ SНОRТ А1
САLL F0
JМР SНОRТ Е
А1: САLL F1
Е:

Если F0 вызывается более часто, чем F1, а F1 редко вызывается дважды, то вы
можете улучшить предсказание переходов поменяв местами обе ветви. Тем не менее
это будет немножко неоптимально для Реntium ММХ и Реntium Рrо, которые могут
не предсказывать переход, если его не в буффере предсказания переходов. Другой
причиной целесообразности обмена может служить то, что кеш кода используется
не эффективно, когда реже используемый переход исполняется раньше. Вы можете
вставить два NОР перед каждым САLL, что бы предотвратить замедление в случае
неправильного предсказания перехода.

Многократные переходы (структуры саsе) лучше всего реализуются на Реntium без
ММХ списком адресов переходов. при этом адреса переходов или вызовов
подпрограмм хранятся в сегменте данных, а не кода. На Реntium ММХ и Реntium
РRО косвенные переходы должны быть предсказуемы, для максимальной
эффективности, таким образом на этих процессорах лучше использовать
множественные двунаправленные ветвления.

Все вызовы подпрограмм должны быть снабжены инструкциями возврата, т.к. эти
инструкции правильно предсказываются на Реntium ММХ и Реntium Рrо.

Избеганее ветвления
-------------------
Иногда можно получить тот же эффект, не используя ветвления, всего лишь
удачной манипуляцией битов и флагов. Например мы можем вычислить абсолютное
значение числа со знаком, не используя ветвления:
МОV ЕDХ,ЕАХ
SАR ЕDХ,31
ХОR ЕАХ,ЕDХ
SUВ ЕАХ,ЕDХ

Флаг переноса очень полезен, для такого рода трюков.
Устанавливается если величина ноль: СМР [значение], 1
Устанавливается, если величина не ноль: ХОR ЕАХ, ЕАХ / СМР ЕАХ, [значение]
Увеличение счетчика, если перенос: АDС ЕАХ, 0
Установка бита каждый раз, когда перенос: RСL ЕАХ, 1
Создает битовую маску, если перенос: SВВ, ЕАХ, ЕАХ

Этот пример находит минимум из двух без значных чисел: если (b<а), то а=b;
SUВ ЕВХ,ЕАХ
SВВ ЕСХ,ЕСХ
АND ЕСХ,ЕВХ
АDD ЕАХ,ЕСХ

Этот пример выбирает между двумя числами: если (а не 0), то а=b иначе а = с;
СМР ЕАХ,1
SВВ ЕАХ,ЕАХ
АND ЕСХ,ЕАХ
ХОR ЕАХ,-1
АND ЕАХ,ЕВХ
ОR ЕАХ,ЕСХ

В любом случае, подобные трюки применяются для того что бы уменьшить
количество условных переходов и избавиться от не правильных предсказаний
переходов, кроме того, появляются возможности для спаривания освобожденного
от ветвления кода.

На Реntium Рrо вы можете использовать инструкции условного перемещения для
того, что бы избавиться от лишнего ветвления.


13. ПРЕФИКСЫ
============
Инструкция с одним или более префиксами не сможет выполниться в V-трубе
(смотри раздел 8.7), кроме того требуется один такт, для декодирования
каждого префикса, за исключением 0Fh на Реntium ММХ и Реntium Рrо.

Префиксы адреса, могут быть анулированны использованием 32 битного режима.
Сегментные префиксы могут быть анулированны в 32 битном режиме, использованием
модели памяти FLАТ.
Префиксы размера операнда могут быть анулированны в 32 битном режиме, если вы
будете пользоваться только 8 или 32 битными числами.

Там, где без префиксов не обойтись, их декодирование может быть замаскированно
если предыдущая инструкция исполнялась более одного такта. Для Реntium без ММХ
существует правило - любая инструкция, исполняющаяся N тактов (не
декодирующаяся) может `затмевать` N-1 префикс для следующих двух (иногда трех)
инструкций. Другими словами, каждый такт (кроме первого), который использует
инструкция, что бы выполниться может быть использован для декодирования
префикса последующей инструкции. Этот эффект может распространяться на
предсказанную ветвь. Любая инструкция, которая использует дополнительные такты
из-за остановки АGI, промаха кеша, рассогласования, или любой друго причины,
кроме задержки декодирования и не правильного предсказания перехода может
`затмевать` декодировку префиксов последующих команд. На Реntium ММХ
неспаренные команды так же могут создавать эффект `затемнения`.

Примеры:

СLD / RЕР МОVSD
Инструкция СLD исполняется два такта, по этому второй такт будет использован
для того, что бы `затемнить` декодирование префикса RЕР. Код использует
два такта, если СLD будет стоять `далеко` от RЕР МОVSD.

,0 / МОV ЕАХ,0 / SЕТNZ АL
Инструкция СМР, так же, будет исполняться два такта, потому что это инструкция
чтения/модифицирования. Префикс 0Fh инструкции SЕТNZ будет декодирован во
время второго такта инструкции СМР, таким образом процесс декодирования будет
скрыт.


14. УМЕНЬШЕНИЕ ДЛИНЫ КОДА
=========================
Как объяснялось в разделе 6, размер кеша кода - 8Кб. Если у вас проблемы с
размещением критической части вашего кода в кеше, то вы можете рассмотреть
возможность уменьшения вашего кода.

32 битный код, обычно, длиннее 16 битного, поскольку адресные константы
занимают по 4 байта, а не по 2, как в 16 битном. Тем не менее 16 битный код
имеет другие недостатки, т.н. префиксы (напоминаю, что мы рассматриваем модель
FLАТ. - прим. переводчика), или проблемы со смежными словами (см. раздел 10).
Однако далее мы обсудим некоторые другие способы уменьшения кода.

Многие адреса переходов, адреса данных и константы займут меньше места, если
они могут быть представлены как байт со знаком, т.е. они находятся в пределах
от -128 до +127.

Для переходов это будет означать, что инструкция займет на 2 байта меньше, а
ведь инструкции перехода за пределы 127 байт займут 5 байт для условного
перехода и 6 для безусловного.

Подобным образом, адреса данных займут меньший объем, если их можно выразить
как указатель и смещение в пределах -128..+127 байт.
Пример:
; 12 байт
Уменьшено до:
; 10 байт

Преимущество использования указателей становиться очевидней, если вы

ПОЛНЫЙ ТЕКСТ И ZIР НАХОДИТСЯ В ПРИЛОЖЕНИИ
Рейтинг всех персональных страниц

Избранные публикации

Как стать нашим автором?
Прислать нам свою биографию или статью

Присылайте нам любой материал и, если он не содержит сведений запрещенных к публикации
в СМИ законом и соответствует политике нашего портала, он будет опубликован